eSi-RISC

eSi-RISCは、構成可能なCPUアーキテクチャです。eSi-1600、eSi-1650、eSi-3200、eSi-3250、eSi-3264の5つの実装があります。^{[ 1 ]} eSi-1600とeSi-1650は16ビットのデータパスを備え、eSi-32x0sは32ビットのデータパスを備え、eSi-3264は32/64ビットの混合データパスを備えています。これらのプロセッサはそれぞれソフトIPコアとしてライセンスされており、 ASICとFPGAの両方に統合するのに適しています。^{[ 2 ]}

eSi-RISCアーキテクチャの主な特徴は次のとおりです。^{[ 3 ]}

• RISCライクなロード/ストアアーキテクチャ。
• 16ビット、32ビット、または32/64ビットのデータパスを設定可能。
• 命令は16ビットまたは32ビットでエンコードされます。
• 8個、16個、または32個の汎用レジスタ。各レジスタの幅は16ビットまたは32ビットのいずれか。
• 32ビットまたは64ビット幅のベクトルレジスタを0個、8個、16個、または32個用意します。
• 最大32個の外部割り込み、ベクタ割り込み、ネスト割り込み、および優先順位付け可能な割り込み。
• 整数演算、浮動小数点演算、固定小数点演算をサポートする、設定可能な命令セット。
• SIMD演算。
• 暗号化アクセラレーションなどのユーザー定義命令のオプションサポート。^{[ 4 ]}
• オプションのキャッシュ（サイズと関連付けを設定可能）。
• メモリ保護と動的アドレス変換の両方をサポートするオプションのMMU 。
• AMBA AXI、AHB、APBバスインターフェース。
• メモリマップドI/O。
• 5段階のパイプライン。
• ハードウェアJTAGデバッグ。

16ビットまたは32ビットのソフトマイクロプロセッサIPコアは数多く存在するが、eSi-RISCは16ビットと32ビットの両方の実装を持つIPコアとしてライセンス供与されている唯一のアーキテクチャである。

ARM/ThumbやMIPS/MIPS-16など、16ビット命令と32ビット命令の両方をサポートする他のRISCアーキテクチャとは異なり、eSi-RISCアーキテクチャでは、16ビット命令のみを実行するモードと32ビット命令のみを実行するモードに分けるのではなく、16ビット命令と32ビット命令を自由に混在させることができます。これにより、パフォーマンスを損なうことなくコード密度が向上します。16ビット命令は下位16個のレジスタに2つのレジスタオペランドをサポートし、32ビット命令は3つのレジスタオペランドと32個すべてのレジスタへのアクセスをサポートします。

eSi-RISCはマルチプロセッシングをサポートしています。実装例では、1つのチップ上に最大7つのeSi-3250が搭載されています。^{[ 5 ]}

eSi-RISCツールチェーンは、GNUツールチェーンの移植版とEclipse IDEの組み合わせに基づいています。^{[ 6 ]}これには以下が含まれます。

• GCC – C/C++コンパイラ。
• Binutils – アセンブラ、リンカ、バイナリユーティリティ。
• GDB – デバッガ。
• Eclipse – 統合開発環境。

CライブラリはNewlib、C++ライブラリはLibstdc++です。移植されたRTOSには、 MicroC/OS-II、FreeRTOS、ERIKA Enterprise ^{[ 7 ]}、Phoenix-RTOS ^{[ 8 ]}などがあります。

• eSi-RISCホームページ