命令あたりのサイクル数

コンピュータアーキテクチャにおいて、命令あたりのサイクル数（別名：命令あたりのクロックサイクル数、命令あたりのクロック数、またはCPI）は、プロセッサのパフォーマンスの一側面であり、プログラムまたはプログラムフラグメントの命令あたりの平均クロックサイクル数です。 ^[¹^] これは、サイクルあたりの命令数の乗法逆数です。

意味

特定のプロセスにおける命令あたりのサイクル数（ $CPI$ ）の平均値は、以下の加重平均によって定義されます。

\mathrm {CPI

どこ $\mathrm {IC} _{i}$ 特定の命令タイプに対応する命令数 $i$ 、 $\mathrm {CC} _{i}$ その命令タイプのクロックサイクル数と $\mathrm {IC} =\Sigma _{i}(\mathrm {IC} _{i})$ これは命令の総数です。この合計値は、特定のベンチマークプロセスにおけるすべての命令タイプについて合計したものです。

説明

典型的なRISCパイプラインを想定すると、以下の5つのステージがあります。

命令フェッチサイクル（IF）。
命令デコード/レジスタフェッチサイクル（ID）。
実行/実効アドレスサイクル（EX）。
メモリアクセス（MEM）。
ライトバックサイクル（WB）。

各ステージは 1 クロックサイクルを要し、命令はステージを順次通過します。パイプライン処理がない場合、マルチサイクルプロセッサでは、ステージ 5 で前の命令が完了した後にのみステージ 1 で新しい命令がフェッチされるため、命令の実行に必要なクロックサイクル数は 5 です (CPI = 5 > 1)。この場合、プロセッサはサブスカラであると言われます。パイプライン処理がある場合、命令レベルの並列性を利用して、クロックサイクルごとに新しい命令がフェッチされるため、理論的には 5 つのパイプラインステージに同時に 5 つの命令 (ステージごとに 1 つの命令) が存在する可能性があるため、異なる命令がクロックサイクルごとにステージ 5 を完了し、平均して命令の実行に必要なクロックサイクル数は 1 (CPI = 1) になります。この場合、プロセッサはスカラであると言われます。

単一実行ユニットのプロセッサでは、達成可能な最高の CPI は 1 です。しかし、複数実行ユニットのプロセッサでは、さらに優れた CPI 値 (CPI < 1) を達成できます。この場合、プロセッサはスーパースカラであると言われます。パイプライン処理なしでより良い CPI 値を得るには、実行ユニットの数がステージ数より多くなければなりません。たとえば、6 つの実行ユニットがある場合、ステージ 5 で 6 つの前の命令が完了した後にのみ、ステージ 1 で 6 つの新しい命令がフェッチされるため、命令を実行するのにかかるクロックサイクル数は平均 5/6 です (CPI = 5/6 < 1)。パイプライン処理でより良い CPI 値を得るには、少なくとも 2 つの実行ユニットが必要です。たとえば、2 つの実行ユニットがある場合、命令レベルの並列性を利用してクロックサイクルごとに 2 つの新しい命令がフェッチされるため、クロックサイクルごとに 2 つの異なる命令がステージ 5 を完了し、命令を実行するのにかかるクロックサイクル数は平均 1/2 です (CPI = 1/2 < 1)。

例

例１

マルチサイクルMIPSには、5種類の命令があります。

負荷（5サイクル）
保管（4サイクル）
R型（4サイクル）
分岐（3サイクル）
ジャンプ（3サイクル）

プログラムに以下が含まれている場合：

50%負荷手順
25%ストアの指示
15% R型命令
8%分岐命令
2%ジャンプの手順

すると、CPIは次のようになります。

${\text{CPI}}={\frac {5\times 50+4\times 25+4\times 15+3\times 8+3\times 2}{100}}=4.4$

例２

出典：^{[ 2 ]}

400MHzプロセッサを使用して、以下の命令構成とクロックサイクル数でベンチマークプログラムを実行しました。

このプログラムの実効CPI、MIPS（1秒あたりの命令実行数）、および実行時間を算出してください。

${\text{CPI}}={\frac {45000\times 1+32000\times 2+15000\times 2+8000\times 2}{100000}}={\frac {155000}{100000}}=1.55$

$400MHz=400,000,000Hz$

以来： ${\text{MIPS}}\propto 1/{\text{CPI}}$ そして ${\text{MIPS}}\propto {\text{クロック周波数}}$

$実効プロセッサ性能 = MIPS = クロック周波数 / CPI × 1 / 100万$ $={\frac {400,000,000}{1.55\times 1000000}}={\frac {400}{1.55}}=258\,{\text{MIPS}}$

したがって：

$実行時間(T) = CPI × 命令数 × クロック時間 = CPI × 命令数 / 周波数$ $={\frac {1.55\times 100000}{400\times 1000000}}={\frac {1.55}{4000}}=0.0003875\,{\text{秒}}=0.3875\,{\text{ミリ秒}}$

参考文献

↑パターソン、デイビッド A.、ヘネシー、ジョン L. (1994).コンピュータ構成と設計：ハードウェア/ソフトウェアインターフェース. モーガン・カウフマン. ISBN 9781558602816。
↑カイ・ファン著『高度なコンピュータアーキテクチャ』第1章、演習問題1.1

[1] パターソン、デイビッド A.、ヘネシー、ジョン L. (1994).コンピュータ構成と設計：ハードウェア/ソフトウェアインターフェース. モーガン・カウフマン. ISBN 9781558602816。

[2] カイ・ファン著『高度なコンピュータアーキテクチャ』第1章、演習問題1.1

[

[ 2 ]

命令あたりのサイクル数

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例１

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関連項目

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クロックサイクル数です。