マスターチェッカー

マスターチェッカーまたはマスター/チェッカーは、マルチプロセッサシステム用のハードウェアサポートされたフォールトトレランスアーキテクチャであり、マスターとチェッカーと呼ばれる2つのプロセッサが同じ関数を並列に計算して、結果が正確である可能性を高めます。チェッカーCPUはクロックレベルでマスターCPUと同期し、マスターと同じプログラムを処理します。マスターCPUが出力を生成するたびに、チェッカーCPUはこの出力を自身の計算と比較し、差異がある場合は警告を発します。^[1]

マスターチェッカーシステムは、アルゴリズムの完了を要求するアプリケーションに渡す前に答えが正しいことを確認することで、一般的により正確な答えを提供します。また、結果が矛盾している場合のエラー処理も可能にします。^[1] 2 つのプロセッサ間で矛盾が繰り返される場合は、ソフトウェアの欠陥、ハードウェアの問題、またはクロック、CPU、および/またはシステムメモリ間のタイミングの問題を示している可能性があります。ただし、このような冗長な処理は時間とエネルギーを浪費します。マスター CPU が 95% 以上正しい場合、チェッカー CPU が答えを検証するために使用する電力と時間は無駄になります。正しい答えの価値に応じて、チェッカー CPU が正当化される場合とそうでない場合があります。これらの状況でコストの一部を軽減するために、チェッカー CPU を使用して同じアルゴリズムで別の計算を実行し、CPU システムの速度と処理出力を向上させることができます。^{[引用が必要]}

参考文献

^ ab Cin, M. Dal; Grygier, A.; Hessenauer, H.; Hildebrand, U.; Hönig, J.; Hohl, W.; Michel, E.; Pataricza, A. (1993 年 9 月 21 日)。「分散共有メモリマルチプロセッサのフォールトトレランス」。Bode, Arndt、Cin, Mario (編)。並列コンピュータアーキテクチャ。コンピュータサイエンスの講義ノート。第 732 巻。Springer Publishing。pp . 33–35。doi : 10.1007 / 978-3-662-21577-7_3。ISBN 978-3-540-57307-4。

[Springer-1] Cin, M. Dal; Grygier, A.; Hessenauer, H.; Hildebrand, U.; Hönig, J.; Hohl, W.; Michel, E.; Pataricza, A. (1993 年 9 月 21 日)。「分散共有メモリマルチプロセッサのフォールトトレランス」。Bode, Arndt、Cin, Mario (編)。並列コンピュータアーキテクチャ。コンピュータサイエンスの講義ノート。第 732 巻。Springer Publishing。pp . 33–35。doi : 10.1007 / 978-3-662-21577-7_3。ISBN 978-3-540-57307-4。