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ルーティングでは、データ プレーン(転送プレーンまたはユーザー プレーンと呼ばれることもあります) は、着信インターフェイスに到着したパケットの処理方法を決定するルーターアーキテクチャの部分を定義します。最も一般的には、ルーターが着信パケットの宛先アドレスを検索し、受信要素からルーターの内部転送ファブリックを経由して適切な発信インターフェイスまでのパスを決定するために必要な情報を取得するテーブルを指します。
場合によっては、テーブルでパケットを破棄するように指定されることがあります。このような場合、ルータは ICMP の「宛先に到達できません」またはその他の適切なコードを返すことがあります。ただし、一部のセキュリティ ポリシーでは、ターゲットが保護されていることを潜在的な攻撃者に知られないように、ルータがパケットを黙って破棄するように指示されています。
着信転送要素は、パケットの TTL (time-to-live) フィールドも減算し、新しい値がゼロの場合はパケットを破棄します。インターネット プロトコル(IP) 仕様では、インターネット制御メッセージ プロトコル(ICMP)の時間超過メッセージをパケットの発信元 (つまり、送信元アドレスで示されるノード) に送信する必要があると規定されていますが、ルーターはパケットをサイレントに破棄するように設定することもできます (これもセキュリティ ポリシーに従って)。
ルータの実装に応じて、宛先アドレスが検索されるテーブルは、ルーティング テーブル(ルーティング情報ベース、RIB とも呼ばれる) の場合もあれば、ルーティング制御プレーンによって設定 (つまりロード) されるが、転送プレーンによってはるかに高速な検索に使用される別の転送情報ベース(FIB)の場合もあります。宛先を調べる前または調べた後に、他のテーブルを参照して、送信元アドレス、IP プロトコル識別子フィールド、または伝送制御プロトコル(TCP) またはユーザー データグラム プロトコル(UDP) ポート番号などの他の特性に基づいてパケットをドロップするかどうかを決定する場合があります。
転送プレーン機能は転送要素で実行されます。[1] 高性能ルータには複数の分散転送要素が搭載されていることが多く、ルータは並列処理によってパフォーマンスを向上させます。
送信インターフェイスは、パケットを適切なデータ リンク プロトコルにカプセル化します。ルータ ソフトウェアとその構成に応じて、通常は送信インターフェイスに実装される機能によって、差別化サービスで使用されるDSCPフィールドなどのさまざまなパケット フィールドが設定される場合があります。
一般的に、入力インターフェイスからファブリックを経由して出力インターフェイスに直接送られ、出力インターフェイスでの変更が最小限に抑えられる経路は、ルータの高速パスと呼ばれます。パケットにセグメント化や暗号化などの重要な処理が必要な場合は、ルータのサービス プレーンと呼ばれることもある低速のパスに送られることがあります。サービス プレーンは、パケット ペイロードに含まれる Web URL などの上位層の情報に基づいて、転送または処理の決定を行うことができます。
コントロールプレーンとの対比
データプレーンは、データ要求を処理するソフトウェアの一部です。 [2] 対照的に、コントロールプレーンは、データプレーンを構成およびシャットダウンするソフトウェアの一部です。[3]
データプレーンと制御プレーンの概念的な分離は何年も前から行われてきました。[3]初期の例としてはUnixがあり、基本的なファイル操作は制御プレーンではオープン、クローズ、データプレーンでは読み取り、書き込みです。[4]
ソフトウェアプログラミングにおけるデータプレーンと制御プレーンの概念的な分離は、それが生まれたパケット交換の分野では有用であることが証明されています。ネットワークでは、データプレーンは転送プレーンと呼ばれることもあります。これは、データプレーンが処理速度と単純さと規則性のために最適化されているためです。制御プレーンは、構成、ポリシーの処理、例外的な状況の処理、および一般にデータプレーン処理を容易にし、単純化できるように最適化されています。 [5] [6]
ルーター転送パフォーマンスの問題
ベンダーは、特定の市場向けにルーター製品を設計します。家庭での使用を目的としたルーターの設計では、複数の PC と VoIP テレフォニーをサポートする場合もあり、コストをできるだけ低く抑えることが重要です。このようなルーターには、個別の転送ファブリックはなく、アクティブな転送パスはメイン プロセッサへの転送パスとメイン プロセッサからの転送パスの 1 つだけです。
より要求の厳しいアプリケーション向けのルーターは、転送プレーンでより高いスループットを得るために、より大きなコストと複雑さを受け入れます。
ルーターの転送パフォーマンスには、いくつかの設計要因が影響します。
- データリンク層の処理とパケットの抽出
- パケットヘッダーのデコード
- パケットヘッダー内の宛先アドレスを調べる
- パケット内の他のフィールドを分析する
- 入力インターフェースと出力インターフェースを相互接続する「ファブリック」を介してパケットを送信する
- 出力インターフェースでの処理とデータリンクのカプセル化
ルータには 1 つ以上のプロセッサが搭載されている場合があります。単一プロセッサ設計では、これらのパフォーマンス パラメータはプロセッサ速度だけでなく、プロセッサの競合によっても影響を受けます。高性能ルータには必ず複数の処理要素が搭載されており、汎用プロセッサ チップや特殊な特定用途向け集積回路(ASIC) などがあります。
非常に高性能な製品では、各インターフェース カードに複数の処理要素があります。このような設計では、メイン プロセッサは転送には関与せず、コントロール プレーンと管理処理にのみ関与します。
パフォーマンスのベンチマーク
インターネット エンジニアリング タスク フォースでは、運用および保守領域の 2 つのワーキング グループがパフォーマンスの側面を扱っています。プロバイダー間パフォーマンス測定 (IPPM) グループは、その名前が示すように、サービスの運用測定に重点を置いています。単一のルーター、または狭義のルーター システムのパフォーマンス測定は、ベンチマーク ワーキング グループ (BMWG) の管轄です。
RFC 2544はBMWGの主要な文書です。[7]典型的なRFC 2544ベンチマークでは、ルータ（つまり、テスト対象デバイス（DUT））のポートの半分を定義された負荷の入力に使用し、出力が出力ポートに現れる時間を測定します。
転送情報ベースの設計
当初、すべての宛先は RIB で検索されていました。ルーターの高速化の第一歩は、メイン メモリに RIB と FIB を別々に用意し、通常は RIB よりもエントリ数が少ない FIB を宛先検索の高速化のために構成することだったと考えられます。対照的に、RIB はルーティング プロトコルによる効率的な更新のために最適化されていました。
初期の単一処理ルーターでは、通常、FIB はハッシュ テーブルとして編成されていましたが、RIB はリンク リストである可能性があります。実装によっては、FIB のエントリ数が RIB より少ない場合もあれば、同じ場合もあります。
ルータに個別の転送プロセッサが搭載されるようになると、これらのプロセッサのメモリは通常、メイン プロセッサよりはるかに少なくなり、転送プロセッサは最も頻繁に使用されるルートしか保持できなくなりました。たとえば、初期の Cisco AGS+ および 7000 では、転送プロセッサ キャッシュは約 1000 のルート エントリを保持できました。企業では、サーバやその他の一般的な宛先サブネットが 1000 未満であったため、この方法で問題なく動作することがよくありました。ただし、このようなキャッシュは、一般的なインターネット ルーティングには小さすぎました。宛先がキャッシュにない場合、ルータの設計によって動作が異なりました。
キャッシュミスの問題
キャッシュミス状態になると、パケットがメイン プロセッサに送り返され、ルーティング テーブル全体にアクセスできる低速パスで検索される可能性があります。ルーターの設計によっては、キャッシュ ミスによって高速ハードウェア キャッシュまたはメイン メモリ内の高速キャッシュが更新されることがあります。設計によっては、キャッシュ ミスの高速キャッシュを無効にし、キャッシュ ミスの原因となったパケットをメイン プロセッサ経由で送信し、その後、キャッシュ ミスの原因となった宛先を含む新しいテーブルをキャッシュに再設定するのが最も効率的でした。このアプローチは、最近使用した情報を物理メモリに保持する仮想メモリを備えたオペレーティング システムに似ています。
メモリ コストが下がり、パフォーマンスのニーズが高まるにつれて、RIB と同じ数のルート エントリを持ちながら、高速更新ではなく高速検索に対応する FIB が登場しました。RIB エントリが変更されるたびに、ルータは対応する FIB エントリを変更しました。
FIB設計の代替案
高性能 FIB は、特殊なアルゴリズムとハードウェアの実装固有の組み合わせにより、その速度を実現します。
ソフトウェア
FIB 検索にはさまざまな検索アルゴリズムが使用されています。最初はハッシュ テーブルなどのよく知られた汎用データ構造が使用されていましたが、IP アドレスに最適化された特殊なアルゴリズムが登場しました。次のようなものがあります。
マルチコアCPUアーキテクチャは、高性能ネットワークシステムの実装によく使用されます。これらのプラットフォームでは、専用コア上の高速パス環境内で高性能パケット処理を実行するソフトウェアアーキテクチャの使用が容易になり、システムスループットを最大化できます。実行完了モデルにより、OSのオーバーヘッドと遅延が最小限に抑えられます。[9]
ハードウェア
高速RAMのさまざまな形式と、最終的には基本的なコンテンツアドレス可能メモリ（CAM）が検索の高速化に使用されました。CAMは、比較的少数の固定長MACアドレスを検索する必要のあるレイヤー2スイッチでは便利ですが、可変長のルーティングプレフィックスを持つIPアドレスでは有用性が限られていました（クラスレスドメイン間ルーティングを参照）。Ternary CAM（CAM）は高価ですが、可変長プレフィックスの検索に適しています。[10]
フォワーダールックアップ設計の課題の1つは、必要な専用メモリの量を最小限に抑えることであり、メモリによって消費される電力を最小限に抑えることもますます重要になっています。[11]
分散転送
ルーターの高速化の次のステップは、メイン プロセッサとは別に専用の転送プロセッサを備えることでした。パスは依然として 1 つでしたが、転送と 1 つのプロセッサでの制御が競合する必要がなくなりました。高速ルーティング プロセッサには通常、小さな FIB があり、ハードウェア メモリ (スタティック ランダム アクセス メモリ(SRAM) など) はメイン メモリの FIB よりも高速で高価でした。メイン メモリは、通常、ダイナミック ランダム アクセス メモリ(DRAM) でした。
初期の分散転送
次に、ルータは複数の転送要素を持つようになり、高速共有バス[12]または共有メモリ[13]を介して通信するようになりました。シスコは共有バスを飽和するまで使用しましたが、ジュニパーは共有メモリを好みました。[14]
各転送要素には独自のFIBがありました。例えば、Cisco 7500のVersatile Interface Processor [15]を参照してください。
最終的に、共有リソースがボトルネックとなり、共有バス速度の限界はおよそ 200 万パケット/秒 (Mpps) になりました。クロスバー ファブリックにより、このボトルネックが打破されました。
共有パスがボトルネックになる
転送帯域幅が増加すると、キャッシュ ミスのオーバーヘッドが排除されても、共有パスによってスループットが制限されます。ルータには 16 個の転送エンジンがあるかもしれませんが、バスが 1 つしかない場合は、一度に 1 つのパケットしか転送できません。転送エンジンが、出力インターフェイスがフォワーダー カードにある論理インターフェイスまたは物理インターフェイスの 1 つであると検出し、パケット フローが完全にフォワーダー内部にあるという特殊なケースもありました。ただし、この特殊なケースでも、パケットをバスから送信してバスから受信する方が簡単な場合がよくありました。
いくつかの設計では複数の共有バスを試しましたが、最終的なアプローチは、電話交換機のクロスバー スイッチモデルを採用することでした。このモデルでは、すべての転送エンジンが他のすべての転送エンジンへのハードウェア パスを持っていました。転送エンジンの数が少ない場合、クロスバー転送ファブリックは高性能ルーティングに実用的かつ効率的です。クロスバー システムには、Clos ネットワークなどの多段設計があります。
参照
参考文献
- ^ 転送および制御要素分離 (ForCES) フレームワーク、RFC 3746、ネットワーク ワーキング グループ、2004 年 4 月
- ^ Conran, Matt (2019-02-25). 「名前付きデータネットワーキング: データグラム配信のためのステートフル転送プレーン」Network World . 2019-10-15閲覧。
- ^ ab Do, Truong-Xuan; Kim, Younghan (2017-06-01). 「分散モビリティ管理によるマルチキャストリスナーをサポートするための制御プレーンとデータプレーンの分離アーキテクチャ」. ICT Express . 3 (2): 90–95. doi : 10.1016/j.icte.2017.06.001 . ISSN 2405-9595.
- ^ Bach, Maurice J. (1986). Unix オペレーティングシステムの設計. Prentice-Hall. Bibcode :1986duos.book.....B. ISBN 9780132017992。
- ^ Ahmad, Ijaz; Namal, Suneth; Ylianttila, Mika; Gurtoz, Andrei (2015). 「ソフトウェア定義ネットワークのセキュリティ: 調査」(PDF) . IEEE Communications Surveys & Tutorials . 17 (4): 2317–2342. doi :10.1109/COMST.2015.2474118. S2CID 2138863.
- ^ Xia, W.; Wen, Y.; Foh, CH; Niyato, D.; Xie, H. (2015). 「ソフトウェア定義ネットワークに関する調査」. IEEE Communications Surveys & Tutorials . 17 (1): 27–51. doi : 10.1109/COMST.2014.2330903 .
- ^ ネットワーク相互接続デバイスの方法論、RFC 2544、S. Bradner & J. McQuade、1999 年 3 月
- ^ 最長一致プレフィックスによるルーティング、ID、W. Doeringer 他、IEEE/ACM Transactions on Networking、1996 年 2 月
- ^ 「6WINDGate ソフトウェア モジュール」。6WIND。2015年8 月 14 日閲覧。
- ^ 範囲分類器の Ternary-CAM への効率的なマッピング、IEEE 高速インターコネクトシンポジウム、H. Liu、2002 年 8 月
- ^ TCAM の消費電力の削減とスループットの向上、IEEE 高速インターコネクトシンポジウム、R Panigrahy & S. Sharma、2002 年 8 月
- ^ ホスト インターフェイス ピアリングを使用した高性能 IP 転送、J. Touch他、Proc. 9th IEEE Workshop on Local and Metropolitan Area Networks (LANMAN)、1998 年 5 月
- ^ ソフトウェア IP ルータ向け共有メモリ マルチプロセッサ アーキテクチャ、Y. Luo他、IEEE Transactions on Parallel and Distributed Systems、2003
- ^ Juniper Networks ルーター アーキテクチャ、Juniper Networks リファレンス ガイド: JUNOS ルーティング、構成、およびアーキテクチャ、T. Thomas、Addison-Wesley Professional、2003
- ^ Cisco 7500 ルータのハードウェア アーキテクチャ、Cisco IOS ソフトウェア アーキテクチャの内部 (CCIE Professional Development、V. Bollapragada他、Cisco Press、2000 年)