クレイMTA

Cray MTA (旧称Tera MTA ) は、数千の独立したスレッド、スレッド間のきめ細かい通信と同期、不規則な計算に対するレイテンシ許容度に基づいた スーパーコンピュータアーキテクチャです。

各 MTA プロセッサ ( CPU ) には、多数の独立したレジスタ セットを備えた高性能ALUがあり、各レジ​​スタセットは独立したスレッドを実行します。たとえば、Cray MTA-2 は128 個のレジスタ セットを使用するため、CPU/ALU ごとに 128 個のスレッドを使用します。これまでのすべての MTA は、スレッド スイッチがサイクルごとに行われ、ブロックされた (停止した) スレッドはスキップされて ALU サイクルの無駄が回避されるバレル プロセッサ配置を使用しています。スレッドがメモリ読み取りを実行すると、データが返されるまで実行がブロックされます。その間、他のスレッドは実行を続けます。十分なスレッド (同時実行) があれば、ブロックされたスレッドを「カバー」する実行可能なスレッドがほぼ常に存在し、ALU はビジー状態のままです。メモリ システムは、フル/空のビットを使用して正しい順序付けを保証します。たとえば、配列Aは最初は「空の」ビットで書き込まれ、 Aから値を読み取るスレッドは、別のスレッドが値を書き込むまでブロックされます。これにより、正しい順序付けが保証されますが、きめ細かいインターリーブが可能になり、シンプルなプログラミング モデルが提供されます。メモリ システムも「ランダム化」されており、隣接する物理アドレスは異なるメモリ バンクに割り当てられます。そのため、2 つのスレッドが同時にメモリにアクセスする場合、同じ場所にアクセスしていない限り、競合が発生することはほとんどありません。

MTA の目標は、他のマシンからのコードの移植が簡単で、しかも優れたパフォーマンスを実現することです。並列化FORTRAN コンパイラは、手動による介入をほとんど必要とせずに、一部のコードで高いパフォーマンスを実現できます。手動による移植が必要な場合、単純で細分化された同期モデルにより、プログラマーは「明白な」方法でコードを記述しながらも優れたパフォーマンスを実現できます。さらに、MTA のプログラムがスケーラブルになることも目標です 。つまり、CPU が 2 倍の MTA で実行された場合、同じプログラムのパフォーマンスがほぼ 2 倍になります。これらはどちらも、他の多くの高性能コンピュータ システムにとっての課題です。

MTA の珍しい特徴は、複数のワークロードをインターリーブして優れたパフォーマンスを実現できることです。通常、スーパーコンピューターは一度に 1 つのタスクのみを実行します。MTA を使用すると、メインの計算にほとんど影響を与えることなく、アイドル スレッドを他のタスクに割り当てることができます。

これまでに 3 つの MTA 実装が行われており、2009 年現在 4 番目の実装が計画されています。実装は次のとおりです。

• MTA-1 MTA-1はGaAsプロセッサを使用し、サンディエゴスーパーコンピュータセンターに設置されました。4つのプロセッサ（512スレッド）を使用しました。
• MTA-2 MTA-2 はCMOSプロセッサを使用しており、海軍研究所にインストールされていました。不安定であると報告されていましたが、安全な施設内にあるためデバッグや修理はできませんでした。
• MTA-3 MTA-3はMTA-2と同じCPUを使用していますが、ネットワークインターフェースは大幅に安価で低速です。MTA -3を使用したCray XMTシステムは、2009年に約6台販売されました。^[1]
• MTA-4 MTA-4 は、アーキテクチャ的には MTA-3 に似ていますが、制限されたデータ キャッシュと、より高速なネットワーク インターフェイスを使用する予定のシステム (2009 年) です。

導入されているシステムは少数であり、MTA-2 ベンチマークのみが広く報告されているため、パフォーマンスの比較が困難です。

いくつかのベンチマークでは、2 CPU MTA-2 は 2 プロセッサの Cray T90 と同等のパフォーマンスを示しています。^[2] レイトレーシングの特定のアプリケーションでは、4 CPU MTA-2 は 4 CPU Cray T3E よりも約 5 倍高速で、1 CPU から 4 CPU へのスケーリングでは Tera のパフォーマンスが 3.8 倍向上しましたが、T3E は 1 CPU から 4 CPU にスケーリングしても 3.0 倍しか向上しませんでした。^[3]

システムを比較する別の方法は、設計に固有のオーバーヘッドとボトルネックによって比較することです。

MTA は多くのレジスタ セットを使用するため、各レジスタ アクセスは低速です。同時実行 (他のスレッドの実行) によって通常はレイテンシが隠されますが、実行可能なスレッドが少ない場合は、レジスタ ファイル アクセスが遅いためにパフォーマンスが制限されます。既存の MTA 実装では、シングル スレッドのパフォーマンスは命令あたり 21 サイクルであるため、^[4] CPU あたりのスレッド数が 21 未満の場合、パフォーマンスが低下します。

MTA-1、-2、および -3 はデータ キャッシュを使用しません。これにより、CPU の複雑さが軽減され、キャッシュの一貫性の問題が回避されます。ただし、データ キャッシュがないと、パフォーマンス上の問題が 2 つ発生します。第 1 に、メモリ システムは、共有されていないキャッシュ可能なデータであっても、すべてのスレッドの完全なデータ アクセス帯域幅をサポートする必要があります。したがって、優れたシステム パフォーマンスを得るには、非常に高いメモリ帯域幅が必要です。第 2 に、メモリ参照には 150 ～ 170 サイクルかかり、^{[4] [5]}これは、低速のキャッシュよりもはるかに高いレイテンシであるため、ALU をビジー状態に維持するために必要な実行可能なスレッドの数が増えます。MTA-4 には非一貫性キャッシュがあり、読み取り専用で共有されていないデータ (非共有スタック フレームなど) に使用できますが、スレッドが CPU 間で移行される場合など、ソフトウェアの一貫性が必要になります。データ キャッシュの競合は、同時実行性の高いプロセッサ、場合によっては 2 コア システムでもパフォーマンスのボトルネックになることがよくあります。ただし、共有頻度が高いデータや局所性が非常に高いデータ (スタック フレーム) にキャッシュを使用すると、スレッド間の競合を低く抑えることができます。

フル/空のステータス変更にはポーリングが使用され、ポーリングに時間がかかりすぎるスレッドにはタイムアウトが設定されます。タイムアウトしたスレッドはスケジュール解除され、ハードウェア コンテキストを使用して別のスレッドが実行されます。OS スケジューラは「書き込み時のトラップ」ビットを設定するため、待機中の書き込みはトラップされ、スケジュール解除されたスレッドは実行キューに戻されます。^[5] スケジュール解除されたスレッドがクリティカル パス上にある場合、パフォーマンスが大幅に低下する可能性があります。

MTA は、不規則な遅延を含め、遅延に耐性があり、遅延を「カバー」するのに十分な同時実行性があれば、不規則な計算で優れたパフォーマンスを発揮します。遅延耐性ハードウェアは、遅延は大きいが簡単にスケジュールできる計算など、通常の計算では無駄になる可能性があります。

• 異種要素プロセッサ

• [1] – Cray XMTの概要