逐次比較型ADC

逐次比較型 ADCは、すべての可能な量子化レベルをバイナリ検索して連続したアナログ波形を離散的なデジタル表現に変換し、各変換で最終的にデジタル出力に収束するタイプのアナログ - デジタル コンバーター( ADC) です。

逐次比較型アナログ-デジタル コンバータ回路は、通常、次の 4 つの主要なサブ回路で構成されます。

1. 入力電圧V _inを取得するためのサンプルホールド回路。
2. V _{in を}内部DACの出力と比較し、比較結果を逐次比較レジスタ(SAR) に出力するアナログ電圧コンパレータ。
3. V in のおおよそのデジタル コードを内部 DAC に_供給するように設計された逐次比較レジスタ サブ回路。
4. V _refと比較するために、 SAR _inのデジタル コード出力に等しいアナログ電圧をコンパレータに供給する内部リファレンス DAC 。

逐次比較レジスタは、最上位ビット(MSB) がデジタル1 に等しくなるように初期化されます。このコードは DAC に送られ、DAC はこのデジタル コードのアナログ相当値( V _ref /2)をコンパレータ回路に送り、サンプリングされた入力電圧と比較します。このアナログ電圧がV _{in を}超えると、コンパレータによって SAR がこのビットをリセットします。それ以外の場合、ビットは 1 のままになります。次に、次のビットが 1 に設定され、同じテストが実行され、SAR のすべてのビットがテストされるまでこのバイナリ検索が続けられます。結果として得られるコードは、サンプリングされた入力電圧のデジタル近似値であり、変換の終了時 (EOC) に SAR によって最終的に出力されます。

数学的には、V _in = xV _refとすると、x in [−1, 1]は正規化された入力電圧になります。目的は、 x を1 ⁄ 2 ⁿの精度で近似的にデジタル化することです。アルゴリズムは次のように進行します。

1. 初期近似値x ₀ = 0。
2. ^i番目の近似値x _i = x _{i −1} − s ( x _{i −1} − x )/2 ⁱ、ここでs ( x )は符号関数( x ≥ 0の場合はsgn( x ) = +1、 x < 0の場合は−1 )です。数学的帰納法を用いると、 | x _n − x | ≤ 1/2 ⁿとなります。

上記のアルゴリズムに示されているように、SAR ADC には次のものが必要です。

1. 入力電圧源V _in。
2. 入力を正規化するための基準電圧源V _{ref 。}
3. i^番目の近似値x _iを電圧に変換する DAC 。
4. DACの電圧と入力電圧を比較して関数s ( x _i − x )を実行するコンパレータ。
5. コンパレータの出力を格納し、 x _{i −1} − s ( x _{i −1} − x )/2 ⁱを適用するレジスタ。

例 1:逐次近似法を使用してアナログ入力を 10 ビット デジタルに変換する 10 の手順を、0.1 V の反復で 5 V から 0 V までのすべての電圧について示します。基準電圧は 5 V なので、入力電圧も 5 V のときはすべてのビットが設定されます。電圧が 4.9 V に下がると、最下位ビットの一部だけがクリアされます。入力が基準電圧の半分の 2.5 V になるまで、MSB は設定されたままになります。

各ビットに割り当てられるバイナリ重みは、MSB から順に、2.5、1.25、0.625、0.3125、0.15625、0.078125、0.0390625、0.01953125、0.009765625、0.0048828125 です。これらすべてを合計すると 4.9951171875 となり、バイナリ 1111111111、つまり 5 より 1 LSB 少ないことを意味します。

アナログ入力が内部 DAC 出力と比較されるとき、実際には、2.5 V から始めて、その結果として保持またはクリアする、これらのバイナリ重みのそれぞれと比較されます。次に、次の重みを前の結果に追加し、再度比較し、すべてのビットとその重みが入力と比較されるまで繰り返すと、アナログ入力を表すバイナリ数値の結果が見つかります。

例 2: 4 ビットの逐次近似 ADC の動作を次に示します。MSB は最初に 1 に設定され、残りの桁は 0 に設定されます。入力電圧がレジスタに格納されている値よりも低い場合、次のクロック サイクルでレジスタの値は緑の線に沿って図に示されている値に変更されます。入力電圧の方が高い場合、次のクロック サイクルでレジスタの値は赤の線に沿って図に示されている値に変更されます。2 n ボルトの範囲で動作するこのタイプの ADC の簡略化された構造は、アルゴリズム^として表現できます。

1. レジスタを初期化し、MSB を 1 に設定し、他のすべての値を 0 に設定します。
2. n 番目のクロック サイクルで、電圧がレジスタ内の数値のデジタル等価電圧よりも高い場合、左から (n+1) 番目の桁が 1 に設定されます。電圧がデジタル等価電圧よりも低い場合、左から n 番目の桁が 0 に設定され、次の桁が 1 に設定されます。変換を実行するには、N ビット ADC では初期状態を除いて N 回のこのようなクロック サイクルが必要です。

逐次近似型 ADC は、図に示すように、最初に各デジタル出力を対応する範囲に均一に割り当てることで説明することもできます。アルゴリズムは基本的に電圧範囲を 2 つの領域に分割し、入力電圧が 2 つの領域のどちらに属するかをチェックすることがわかります。後続のステップでは、以前に識別された領域を取得し、その領域をさらに 2 つに分割して識別を続けます。これは、デジタル表現の可能な選択肢がすべてなくなるまで行われ、デジタル表現の 1 つだけに対応する識別された領域が残ります。

• カウンター型 ADC : D/A コンバーターは、簡単に反転して A/D 変換の逆機能を提供できます。原理は、DAC の出力がバイナリ デジタル形式に変換されるアナログ入力の± 1 ⁄ 2 LSB 以内になるまで、DAC の入力コードを調整することです。
• サーボ トラッキング ADC : カウント ADC の改良版です。回路はアップダウン カウンタと、カウントの方向を制御するコンパレータで構成されています。DAC のアナログ出力はアナログ入力と比較されます。入力が DAC 出力信号より大きい場合、コンパレータの出力はハイになり、カウンタはカウントアップします。トラッキング ADC の利点はシンプルです。ただし、欠点は、新しい変換値がアナログ信号の変化率に正比例するため、安定するまでに時間がかかることです。

逐次比較型 ADC の最も一般的な実装の 1 つである電荷再配分逐次比較型 ADC では、電荷スケーリングDAC を使用します。電荷スケーリング DAC は、個別に切り替えられるバイナリ重み付けコンデンサのアレイで構成されています。アレイ内の各コンデンサの電荷量は、DAC 内部のコンパレータと逐次比較レジスタと組み合わせて前述のバイナリ検索を実行するために使用されます。

1. コンデンサ アレイは、コンパレータのオフセット電圧V _OSまで完全に放電されます。このステップにより、自動オフセット キャンセルが提供されます (つまり、オフセット電圧は、コンデンサによって制御できないデッド チャージのみを表します)。
2. アレイ内のすべてのコンデンサは、入力信号V _inに切り替えられます。コンデンサには、それぞれの静電容量に入力電圧を掛けたものから各コンデンサのオフセット電圧を引いた値に等しい電荷が蓄えられます。
3. 次に、コンデンサが切り替えられ、この電荷がコンパレータ入力に印加され、コンパレータ入力電圧が− V _inに等しくなります。
4. 実際の変換プロセスが進行します。まず、MSB コンデンサがV _refに切り替えられます。これは、ADC のフルスケール範囲に相当します。アレイのバイナリ重み付けにより、MSB コンデンサはアレイの残りの部分と 1:1 の電荷分割器を形成します。したがって、コンパレータへの入力電圧は、現在− V _in + V _ref ⁄ 2 です。その後、V _{in が}V _ref ⁄ 2より大きい場合、コンパレータは MSB としてデジタル 1 を出力し、それ以外の場合は MSB としてデジタル 0 を出力します。各コンデンサは、コンパレータの入力電圧がオフセット電圧に収束するか、少なくとも DAC の解像度を考慮して可能な限り近くなるまで、同じ方法でテストされます。

アナログ回路として実装する場合、つまり連続する各ビットの値が完全に2 ^Nではない場合(例: 1.1、2.12、4.05、8.01 など)、逐次近似法では理想的な値が出力されない可能性があります。これは、バイナリ検索アルゴリズムが、未知の入力になり得ない値の半分であると誤って判断した値を除外するためです。実際のパフォーマンスと理想的なパフォーマンスの差によっては、最大誤差が簡単に数 LSB を超えることがあります。特に、1 ビット以上のビットで実際の 2 N と理想的な2 ^Nの誤差が大きくなると、その傾向が強まります。実際の入力は未知であるため、SAR ADC の実装に使用するアナログ回路の精度が理想的な2 ^N値に非常に近いことが非常に重要です。そうでない場合、最適な一致検索を保証できません。

• 量子化ノイズ
• デジタル-アナログコンバータ

• CMOS 回路設計、レイアウト、シミュレーション、第 3 版、RJ Baker、Wiley-IEEE、1208 ページ、2010 年、ISBN  978-0-470-88132-3
• データ変換ハンドブック; Analog Devices; Newnes; 976 ページ; 2004; ISBN 978-0750678414 

• SAR ADC を理解する: アーキテクチャと他の ADC との比較 - Maxim
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