優先エンコーダ

プライオリティエンコーダは、複数のバイナリ入力を少数の出力に圧縮する回路またはアルゴリズムであり、単純なエンコーダに似ています。プライオリティエンコーダの出力は、最も重要なアクティブラインのインデックスのバイナリ表現です。単純なエンコーダとは対照的に、プライオリティエンコーダへの2つ以上の入力が同時にアクティブになった場合、最も優先度の高い入力が優先されます。これは、すべての可能な入力の組み合わせを処理できるため、単純なエンコーダの改良版ですが、追加のロジックが必要になります。^[1]

プライオリティエンコーダの用途としては、割り込みコントローラ（一部の割り込み要求に他の割り込み要求よりも高い優先度を与える）、10進数または2進数のエンコード、アナログからデジタル、デジタルからアナログへの変換などがあります。^[2]

シングル ビットの 4 対 2 優先度エンコーダの真理値表を示します。ここでは、入力は左から右に優先度の降順で表示され、「x」は無視される項を示します。つまり、そこにある入力値は、優先度の高い入力に置き換えられるため、同じ出力が生成されます。(通常含まれる^[a] )「v」出力は、入力が有効かどうかを示します。

優先エンコーダは、アレイに簡単に接続して、より大きなエンコーダを作成できます。たとえば、6 つの 4-to-2 優先エンコーダから 1 つの 16-to-4 エンコーダを作成できます。この場合、4 つの 4-to-2 エンコーダの入力に信号ソースが接続され、残りの 2 つのエンコーダは最初の 4 つのエンコーダの出力を入力として受け取ります。

優先エンコーダは、先行ゼロ検出器 (LZD) または先行ゼロ カウンター (LZC) とも呼ばれ、ビットの入力ベクトルを受け取り、入力ベクトルの最初のバイナリ「1」のインデックスを検出します。有効な信号は、入力ベクトルでバイナリ「1」が検出されたかどうかを示し、したがってインデックスが有効であることを示します。 ${\displaystyle n}$

優先度エンコーダは、再帰によって効率的に構築できます。入力ベクトルは、ビットで等しいフラグメントに分割されます。各フラグメントには、幅が 𝑛/𝑘 の狭い優先度エンコーダが適用されます。各の有効ビットは、最初の有効なフラグメントを検出するためにビットに渡されます。このフラグメントの位置は、全体のインデックスの上位部分であり、フラグメント自体内の正確な位置を操作して、全体のインデックスの下位部分を生成します。 ${\displaystyle k}$${\displaystyle n/k}$${\displaystyle {\textrm {PE}}_{n/k}}$${\displaystyle k}$ ${\displaystyle {\textrm {PE}}_{n/k}}$${\displaystyle k}$${\displaystyle {\textrm {PE}}_{n/k}}$

提案された構造の深さは ですが、ハードウェア領域の複雑さは です。Altera の Stratix V または同等のデバイスを使用する場合、mux は 6-LUT、つまり ALM 全体を使用して実装できるため、より高いパフォーマンスと領域圧縮を実現するために が推奨されます。 ${\displaystyle \lceil \log _{k}n\rceil }$${\displaystyle {\mathcal {O}}(n)}$${\displaystyle k=4}$

再帰的優先度エンコーダ用のオープンソースのVerilogジェネレータがオンラインで入手可能です。^[6]

Verilogによるプライオリティエンコーダの動作記述は以下の通りである。^[6]

// 優先度エンコーダの動作説明;
// https://github.com/AmeerAbdelhadi/Indirectly-Indexed-2D-Binary-Content-Addressable-Memory-BCAM

モジュールpe_bhv 
 #(パラメータOHW = 512 ) // エンコーダワンホット入力幅                        
  (入力clk , // パイプライン化された優先エンコーダのクロック                                
    入力rst 、// パイプライン化された優先エンコーダのレジスタリセット                               
    入力[ OHW - 1 : 0 ] oht , // ワンホット入力 / [ OHW -1:0]                       
    出力reg [ `log2 ( OHW ) - 1 : 0 ] bin , // 最初の '1' インデックス/ [`log2(OHW)-1:0]            
    output reg vld ); // バイナリが見つかった場合は有効です                           
    
  // ループの長さが固定でない場合は while ループを使用する
  // IntelのQuartusIIでうまく合成可能
  常に@( * )で始まる  
    bin = { `log2 ( OHW ){ 1 'b0 }};  
    vld = oht [ビン] ;           
    while (( ! vld ) && ( bin != ( OHW - 1 )))開始    
      ビン=ビン+ 1 ;     
      vld = oht [ビン];  
    終わり
  終わり

エンドモジュール

シンプルなエンコーダ回路は、ワンホットからバイナリへのコンバータです。つまり、2 ^{n の}入力ラインがあり、そのうちの 1 つだけが常にハイである場合、この「ホット」ラインのバイナリ コードがnビットの出力ラインに生成されます。