ロジックの冗長性

論理冗長性は、静的論理機能に影響を与えない回路を含むデジタル ゲートネットワークで発生します。論理冗長性が存在する理由はいくつかあります。1 つの理由は、2 つ以上の積項を 3 つ目の積項と重複させることで、出力信号の一時的なグリッチ (競合状態の原因) を抑制するために意図的に追加された可能性があることです。

次の式を考えてみましょう。

${\displaystyle Y=AB+{\overline {A}}C+BC.}$

3 番目の積項は冗長なコンセンサス項です。が 1 から 0 に切り替わる一方で、とは 1 のままです。 論理ゲートで信号が遷移する間、最初の項と 2 番目の項の両方が瞬間的に 0 になることがあります。 この場合の 3 番目の項の 1 という値は信号 の遷移の影響を受けないため、グリッチが防止されます。 ${\displaystyle BC}$${\displaystyle A}$${\displaystyle B=1}$${\displaystyle C=1}$${\displaystyle Y}$${\displaystyle A}$${\displaystyle A}$

論理冗長性のもう 1 つの理由は、意図せずに論理的に冗長な項をもたらす不適切な設計手法です。これにより、ネットワークの複雑さが不必要に増加し、従来のテスト方法 (単一スタック アット フォールト モデル) を使用して製造された設計をテストする能力が妨げられる可能性があります。IDDQ モデルを使用すると、テストが可能な場合があります。

論理の冗長性は、一般的には望ましくありません。冗長性は、定義上、追加のパーツ (この場合は論理項) を必要とし、実装コスト (物理パーツの実際のコストまたは処理にかかるCPU 時間) を増大させます。論理の冗長性は、カルノー マップ、クワイン-マクラスキー アルゴリズム、ヒューリスティック コンピュータ メソッドなどのよく知られた手法によって除去できます。

場合によっては、ロジックの冗長性を追加することが望ましいことがあります。その 1 つは、異なる項がオンとオフを競い合うために出力が変動する競合状態を回避することです。これをより具体的に説明するために、右側のカルノー マップに次の関数の最小項を示します。

${\displaystyle f(A,B,C,D)=E(6,8,9,10,11,12,13,14).\ }$

ボックスは、この機能を実装するために必要な最小限の AND/OR 用語を表します。

${\displaystyle f=A{\overline {C}}+A{\overline {B}}+BC{\overline {D}}.}$

kマップは、最小項間にギャップ（例えば、青と緑の四角形間のギャップ）を持たせることで、最小式で競合状態が発生する場所を視覚的に示します。入力が^[1]からに変化した場合、オフとオンの間で競合が発生します。緑がオンになる前に青の項がオフになると、出力が変動し、0として登録される可能性があります。もう1つの競合状態は、からへの遷移時に青と赤の間で発生します。 ${\displaystyle 1110}$${\displaystyle 1010}$${\displaystyle BC{\overline {D}}}$${\displaystyle A{\overline {B}}}$${\displaystyle 1110}$${\displaystyle 1100}$

競合状態は、ロジックの冗長性を追加することで解消されます。両方の最小項競合状態は、黄色の項を追加することでカバーされます。 ${\displaystyle A{\overline {D}}}$

この場合、ロジック冗長性を追加することで出力が安定し、項が互いに競合して状態を変更するため出力の変動が回避されます。