C-スローダウン

C スロー リタイミングは、デジタル回路のスループットを向上させるためにリタイミングと組み合わせて使用​​される手法です。回路内の各レジスタは、一連のCレジスタ (直列) に置き換えられます。これにより、新しい回路に元の回路のC個のコピーが含まれているかのように、C 個の独立したスレッドを持つ回路が作成されます。元の回路の 1 回の計算には、新しい回路での計算にC倍のクロック サイクルが必要です。C スロー自体ではレイテンシが増加しますが、スループットは同じままです。

レジスタの数を増やすと、リタイミングによって回路を最適化し、回路のクロック周期を短縮できます。最良の場合、クロック周期はC倍に短縮できます。回路のクロック周期を短縮すると、レイテンシが短縮され、スループットが向上します。したがって、マルチスレッド化可能な計算の場合、C スローダウンとリタイミングを組み合わせると、レイテンシをほとんどまたはまったく増加させずに、回路のスループットを向上させることができます。

FPGAにはレジスタが比較的豊富にあるため、この手法は通常、FPGA で実装された回路に適用されます。

• パイプライン
• バレルプロセッサー

• Intel® Hyperflex™ アーキテクチャー高性能設計ハンドブック § 2.4.1.2. Wayback Machineにおける時間領域多重化(2024-06-12 アーカイブ)
• PipeRoute: 再構成可能なアーキテクチャのためのパイプライン対応ルーター
• Xilinx FPGA におけるシンプルな対称型マルチスレッド
• Xilinx Virtex の配置後 C-Slow リタイミング (.ppt)
• Xilinx Virtex の配置後 C-Slow リタイミング (.pdf)
• RaPiD スタイルのパイプライン FPGA 相互接続の調査
• FPGA 上での時間と面積効率に優れたパターン マッチング